首先，我們先要了解一下，什么是芯片的“封裝”。芯片從設(shè)計(jì)到生產(chǎn)再到消費(fèi)者手中是個(gè)極其復(fù)雜的過程，設(shè)計(jì)公司做完邏輯和物理設(shè)計(jì)，將最終設(shè)計(jì)結(jié)果交給芯片代工廠。代工廠經(jīng)過無數(shù)復(fù)雜的流程，最終會在一塊大的晶圓上做出許許多多的小芯片。而這一個(gè)個(gè)的小芯片，則被稱為“die”。為什么要叫這么一個(gè)不吉利的名字？有一種說法是說，早期芯片生產(chǎn)工藝水平不足，切割出的芯片良品率很低，經(jīng)常就“die”了，因此，工程師們才給它取了這么一個(gè)自嘲的名字。而從這個(gè)“小道消息”中，各位讀者應(yīng)該能意識到，die非常非常脆弱，因此不能直接使用，需要再給它加上一層保護(hù)殼，而這個(gè)過程，就叫做“封裝”。簡單點(diǎn)說，封裝技術(shù)需要將die固定在基板（substrate）上，然后將die上的引腳連接到芯片外殼的引腳上。

最基礎(chǔ)的封裝工藝即為：引線鍵合（wire-bonding）封裝，其整體上十分簡單，就是把die正面朝上固定到基板之上，再用導(dǎo)線，將die的引腳和基板連接（稱之為‘鍵合’），最后把整個(gè)芯片封裝起來，密封用的材料有塑料，陶瓷等。這種封裝技術(shù)的優(yōu)點(diǎn)是生產(chǎn)工藝相對簡單，成本較低；缺點(diǎn)是封裝完的芯片尺寸比die的尺寸大許多，且芯片管腳數(shù)受限。

引線鍵合（wire-bonding）封裝

之后，隨著技術(shù)的進(jìn)步，又出現(xiàn)了“倒裝”，即將die的正面朝下，提前做好焊點(diǎn)的技術(shù)，倒裝的應(yīng)用使得封裝尺寸和芯片接近，并且有更多的引腳，但是隨著芯片功能越來越多，I/O數(shù)量急劇增加，傳統(tǒng)的封裝已經(jīng)難以滿足要求。后來據(jù)此還衍生出了Fan-Out WLP（Wafer Level Packages），也叫FOWLP技術(shù)，但是文章篇幅有限，有興趣的讀者可以自行了解。   

上文中所言都是單獨(dú)die的封裝，一顆完整的現(xiàn)代芯片，單個(gè)die是遠(yuǎn)遠(yuǎn)不夠的，需要將多個(gè)die封裝在一起，而這之中的封裝方式便是2D，2.5D，3D封裝。

2D封裝技術(shù)

最簡單的辦法，便是最簡單的“2D封裝”，即：將多顆die正面朝下，焊接到基板上，die與die之間的互連就靠基板上的走線。這種辦法的缺點(diǎn)是基板上的布線密度低，因此die與die之間的互連受限。而為了解決布線密度的問題，芯片封裝來到了2.5D階段。

2.5D封裝技術(shù)

2.5D封裝之中的代表就是臺積電推出的CoWoS技術(shù)。臺積電為了解決die和die之間的布線密度問題，在die和基板之間加入了一層“硅中介層”。Die和die之間并不直接連接，而是與中介層連接，也就是說硅中介層充當(dāng)了die-die互連和die-substrate互連角色。由于中介層的布線可以直接使用半導(dǎo)體工藝制造，因此其布線密度得以大幅提升。這種技術(shù)的缺點(diǎn)也是十分明顯，由于中介層也是使用半導(dǎo)體工藝制造，其成本很難下降，其面積也嚴(yán)重受到半導(dǎo)體工藝的限制，很難做大。

2.5D封裝

隨后，為了降低這成本不低的中介層面積，英特爾發(fā)明了EMIB，將die-die的互連用“硅橋（Si Bridge）”實(shí)現(xiàn)，且硅橋嵌入在基板內(nèi)部，die-substarte的連接通過傳統(tǒng)方法實(shí)現(xiàn)。這種做法可以大大降低硅中介層的面積，減少成本，減輕多die封裝的限制。   

英特爾EMIB封裝

從上文中的描述中各位讀者也許可以發(fā)現(xiàn)，無論是2D封裝還是2.5D封裝，所有的die都是在同一平面之內(nèi)，所以，這也就注定了要想用更多的die，就要更大的封裝面積，這對于需要小型化的芯片來說無疑是背道而馳，注定了一顆芯片中不能有太多die。那怎么辦呢？工程師們給出了他們的解決方案：把die像大樓一樣，壘起來！

從2D到3D，這就是一個(gè)很大的進(jìn)步。2D到3D，包含晶體管的架構(gòu)，從原來平坦式的晶體管，現(xiàn)已變成立體式晶體管。除了在芯片上的晶體管開始變成3D之外，封裝部分也把它變成了3D。

3D封裝技術(shù)

在3D封裝中，工程師們通過垂直堆疊芯片，用更短的互連和高帶寬連接起來，進(jìn)一步彌補(bǔ)了二維封裝設(shè)計(jì)中的缺陷。在傳統(tǒng)的2D封裝中，往往需要大量遠(yuǎn)距離連線，電路中控制電容、電阻的充放電造成的信號延遲，即RC延時(shí)難以控制。為了提高信號傳輸速度，必須降低RC延遲，那么用3D封裝的短程垂直互連來替代2D封裝的長程互連是封裝工藝技術(shù)向更高階發(fā)展的必然趨勢。

而實(shí)現(xiàn)在3D封裝的關(guān)鍵技術(shù)就是TSV硅通孔技術(shù)。簡單來講，TSV技術(shù)通過在芯片與芯片之間、晶圓和晶圓之間制作垂直導(dǎo)通，通過導(dǎo)電物質(zhì)的填充實(shí)現(xiàn)硅通孔的垂直電氣互聯(lián)，它是目前唯一能實(shí)現(xiàn)垂直電互聯(lián)的技術(shù)。這種技術(shù)看上去十分完美，但是難度太高，成本太大。試想一下，在又薄又脆弱的玻璃片上打很多通孔，再把這些經(jīng)過處理之后更加脆弱的芯片壘成“摩天大樓”，聽著就十分困難。因此，TSV技術(shù)在1958年被威廉·肖特基(William Shockley)第一次申請專利之后，直到40多年后的21世紀(jì)才逐漸走向商用，2000 年，日本分別率先研發(fā)出第一款三層堆疊的圖像傳感器和三層堆疊的存儲器件。2005 年，10 層堆疊的存儲芯片被研制出來。2007 年集成 TSV 的 CIS 芯片由 Toshiba 公司量產(chǎn)商用，同年 ST Microelectronics 和 Toshiba 一起推出 8 層堆疊的 NAND 閃存芯片。2013 年第一款 HBM 存儲芯片由韓國 Hynix 推出。2015 年，第一款集成 HBM 的 GPU 由 AMD 推出。   

目前，所有的3D封裝技術(shù)都是基于TSV技術(shù)之上，隨著市場對于芯片算力要求的不斷提高，和摩爾定律逐漸難以“遵守”的壓力，各大廠商紛紛推出自己的技術(shù)，比較有代表性的是臺積電的SoIC技術(shù)和英特爾的Foveros技術(shù)。

芯片封裝清洗：

合明科技研發(fā)的水基清洗劑配合合適的清洗工藝能為芯片封裝前提供潔凈的界面條件。

水基清洗的工藝和設(shè)備配置選擇對清洗精密器件尤其重要，一旦選定，就會作為一個(gè)長期的使用和運(yùn)行方式。水基清洗劑必須滿足清洗、漂洗、干燥的全工藝流程。

污染物有多種，可歸納為離子型和非離子型兩大類。離子型污染物接觸到環(huán)境中的濕氣，通電后發(fā)生電化學(xué)遷移，形成樹枝狀結(jié)構(gòu)體，造成低電阻通路，破壞了電路板功能。非離子型污染物可穿透PC B 的絕緣層，在PCB板表層下生長枝晶。除了離子型和非離子型污染物，還有粒狀污染物，例如焊料球、焊料槽內(nèi)的浮點(diǎn)、灰塵、塵埃等，這些污染物會導(dǎo)致焊點(diǎn)質(zhì)量降低、焊接時(shí)焊點(diǎn)拉尖、產(chǎn)生氣孔、短路等等多種不良現(xiàn)象。

這么多污染物，到底哪些才是最備受關(guān)注的呢？助焊劑或錫膏普遍應(yīng)用于回流焊和波峰焊工藝中，它們主要由溶劑、潤濕劑、樹脂、緩蝕劑和活化劑等多種成分，焊后必然存在熱改性生成物，這些物質(zhì)在所有污染物中的占據(jù)主導(dǎo)，從產(chǎn)品失效情況來而言，焊后殘余物是影響產(chǎn)品質(zhì)量最主要的影響因素，離子型殘留物易引起電遷移使絕緣電阻下降，松香樹脂殘留物易吸附灰塵或雜質(zhì)引發(fā)接觸電阻增大，嚴(yán)重者導(dǎo)致開路失效，因此焊后必須進(jìn)行嚴(yán)格的清洗，才能保障電路板的質(zhì)量。

合明科技運(yùn)用自身原創(chuàng)的產(chǎn)品技術(shù)，滿足芯片封裝工藝制程清洗的高難度技術(shù)要求，打破國外廠商在行業(yè)中的壟斷地位，為芯片封裝材料全面國產(chǎn)自主提供強(qiáng)有力的支持。

推薦使用合明科技水基清洗劑產(chǎn)品。