高性能計(jì)算、人工智能、5G 通信、數(shù)據(jù)中心和云計(jì) 算的快速發(fā)展使芯片的技術(shù)節(jié)點(diǎn)不斷向前推進(jìn)，單顆 芯片上集成的晶體管數(shù)目已超過百億級(jí)。與此同時(shí)， 將更多功能集成在單顆芯片的難度不斷增大，設(shè)計(jì)與 制造的成本不斷上升。與 90 nm 技術(shù)節(jié)點(diǎn)相比，3 nm技術(shù)節(jié)點(diǎn)的投資成本增加了 35~40 倍，僅英特爾 （Intel）、臺(tái)積電（TSMC）和三星（Samsung）3 家頭部企 業(yè)參與其中。5 nm 技術(shù)節(jié)點(diǎn)的設(shè)計(jì)成本超過 5 億美 金，約是 28 nm 的 10 倍。為解決上述問題，出現(xiàn)了 Chiplet 概念。

Chiplet 作為一種設(shè)計(jì)概念，指將單顆集成復(fù)雜功 能的片上系統(tǒng)級(jí)芯片（SoC）離散成多顆特定功能的小 芯片（Chiplet，又稱“芯?！保俨捎梅庋b技術(shù)將其整合 在一起，構(gòu)成多功能的異構(gòu)系統(tǒng)級(jí)封裝（SiP），以持續(xù) 提高器件算力，縮短產(chǎn)品開發(fā)周期，提升產(chǎn)品良率，降 低整體成本。

高端性能封裝的結(jié)構(gòu)
高端性能封裝主要以追求最優(yōu)化計(jì)算性能為目的，其結(jié)構(gòu)主要以 UHD FO、2.5D 和 3D 先進(jìn)封裝為 主。在上述封裝結(jié)構(gòu)中，決定封裝形式的主要因素為 價(jià)格、封裝密度和性能等。 

由 TSMC 在先進(jìn)封裝上的主要業(yè)務(wù)可知，推動(dòng)高 端性能封裝的主要項(xiàng)目為高性能計(jì)算與高帶寬存儲(chǔ)， 其代表結(jié)構(gòu)為基于硅轉(zhuǎn)接板的芯片在晶圓基板上的 封裝（CoWoS@-S），是一種典型的 2.5D 封裝結(jié)構(gòu)。該 結(jié)構(gòu)將處理芯片和存儲(chǔ)芯片平鋪在硅轉(zhuǎn)接板上，采用 線寬 / 線間距為 0.4 μm /0.4 μm 的金屬布線將其互 連。TSMC 突破光罩對(duì)硅轉(zhuǎn)接板面積的限制，結(jié)合集成 芯片的數(shù)量，制定了其在 2.5D 封裝上的發(fā)展路線。 Intel 和 Samsung 在 2.5D 封裝上，也具有類似的封裝結(jié)構(gòu)。對(duì)于 2.5D 封裝而言，硅轉(zhuǎn)接板可提供亞微米 級(jí)高密度布線，能夠顯著提升多芯片的組裝密度。隨 著高帶寬存儲(chǔ)芯片的數(shù)據(jù)傳輸效率逐步提升，采用 2.5D 封裝連接存儲(chǔ)芯片和處理器芯片將成為主流的 選擇。然而，硅轉(zhuǎn)接板采用前道晶圓制造的設(shè)備和工 藝，制作成本相對(duì)昂貴。為此，一些企業(yè)在 FO 封裝的 基礎(chǔ)上進(jìn)一步深耕，開發(fā)出多樣化的結(jié)構(gòu)，以滿足一 些稍低端產(chǎn)品的需求。

FO 通過晶圓重構(gòu)技術(shù)，將多顆相同或不同的芯 片靈活組合起來，以實(shí)現(xiàn)多芯片集成的目的。在此基 礎(chǔ)上，F(xiàn)O 采用高密度布線有機(jī)層、硅橋和高速基板等 來提升器件的性能，衍生出了 2D、2.1D、2.2D 和 2.3D 封裝結(jié)構(gòu)，以實(shí)現(xiàn)超高密度 I/O 的連接。由于 FO 主要采用高分子材料來制造芯片間的微米級(jí)布線，其 自身的線寬 / 間距的尺寸極限也相對(duì)明顯。為進(jìn)一步 縮小 FO 封裝的布線尺寸，新的設(shè)備與材料有待開發(fā)， 同時(shí)，封裝成本也將大大提高。因此，F(xiàn)O 封裝主要應(yīng) 用在性能相對(duì)較低的存儲(chǔ)器與處理器芯片上。 

在高端性能封裝中，處理芯片和存儲(chǔ)芯片對(duì)高帶 寬、低延遲有嚴(yán)格的要求，3D 封裝是最理想的方案。目 前，常見的 3D 封裝結(jié)構(gòu)為存儲(chǔ)芯片間垂直互連以及 存儲(chǔ)芯片與邏輯芯片間的連接。在上述結(jié)構(gòu)中，除采 用微凸點(diǎn)的芯片堆疊（C2C）和晶圓上芯片（C2W）工藝 外，基于硅通孔和混合鍵合（HB）的無凸點(diǎn)工藝實(shí)現(xiàn)了 異構(gòu)異質(zhì)芯片間的最短距離互連，將器件性能提至最 優(yōu)，其投資成本也最高。預(yù)計(jì)在 2023 年，TSMC 采 用 HB 的集成芯片系統(tǒng)封裝（SoIC）將率先實(shí)現(xiàn)量產(chǎn)。 

隨著高端性能封裝技術(shù)的發(fā)展，不同維度封裝結(jié) 構(gòu)間的界限將變得模糊，將其集合成一個(gè)系統(tǒng)的 SiP 會(huì)變得普遍，圖 1 為集成多維度封裝的 SiP 結(jié)構(gòu)示意 圖。例如 Intel 的最新產(chǎn)品 Ponte Vecchio 集成了嵌入 式多芯片互連橋接技術(shù)（EMIB）和邏輯晶圓 3D 堆疊 技術(shù)（Foveros）；TSMC 的 SoIC 也可與 CoWoS 和集成扇出型疊層封裝（InFO-PoP）相結(jié)合并共同使用。上述 結(jié)構(gòu)可以實(shí)現(xiàn)器件對(duì)性能的極致追求，同時(shí)，多顆處 理芯片的集成也為器件的熱耗散帶來巨大挑戰(zhàn)。 

先進(jìn)封裝芯片清洗劑：

先進(jìn)封裝產(chǎn)品芯片焊后封裝前，基板載板焊盤上的污染物有多種，可歸納為離子型和非離子型兩大類。離子型污染物接觸到環(huán)境中的濕氣，通電后發(fā)生電化學(xué)遷移，形成樹枝狀結(jié)構(gòu)體，造成低電阻通路，破壞了電路板功能。非離子型污染物可穿透PC B 的絕緣層，在PCB板表層下生長(zhǎng)枝晶。除了離子型和非離子型污染物，還有粒狀污染物，例如焊料球、焊料槽內(nèi)的浮點(diǎn)、灰塵、塵埃等，這些污染物會(huì)導(dǎo)致焊點(diǎn)質(zhì)量降低、焊接時(shí)焊點(diǎn)拉尖、產(chǎn)生氣孔、短路等等多種不良現(xiàn)象。

這么多污染物，到底哪些才是最備受關(guān)注的呢？助焊劑或錫膏普遍應(yīng)用于回流焊和波峰焊工藝中，它們主要由溶劑、潤(rùn)濕劑、樹脂、緩蝕劑和活化劑等多種成分，焊后必然存在熱改性生成物，這些物質(zhì)在所有污染物中的占據(jù)主導(dǎo)，從產(chǎn)品失效情況來而言，焊后殘余物是影響產(chǎn)品質(zhì)量最主要的影響因素，離子型殘留物易引起電遷移使絕緣電阻下降，松香樹脂殘留物易吸附灰塵或雜質(zhì)引發(fā)接觸電阻增大，嚴(yán)重者導(dǎo)致開路失效，因此焊后必須進(jìn)行嚴(yán)格的清洗，才能保障電路板的質(zhì)量。

針對(duì)先進(jìn)封裝產(chǎn)品芯片焊后封裝前，基板載板焊盤、電子制程精密焊后清洗的不同要求，合明科技在水基清洗方面有比較豐富的經(jīng)驗(yàn)，對(duì)于有著低表面張力、低離子殘留、配合不同清洗工藝使用的情況，自主開發(fā)了較為完整的水基系列產(chǎn)品，精細(xì)化對(duì)應(yīng)涵蓋從半導(dǎo)體封裝到PCBA組件終端，包括有水基清洗劑和半水基清洗劑，堿性水基清洗劑和中性水基清洗劑等。具體表現(xiàn)在，在同等的清洗力的情況下，合明科技的兼容性較佳，兼容的材料更為廣泛；在同等的兼容性下，合明科技的清洗劑清洗的錫膏種類更多（測(cè)試過的錫膏品種有ALPHA、SMIC、INDIUM、SUPER-FLEX、URA、TONGFANG、JISSYU、HANDA、OFT、WTO等品牌；測(cè)試過的焊料合金包括SAC305、SAC307、6337、925等不同成分），清洗速度更快，離子殘留低、干凈度更好。