基于 TSV 及 RDL 的異質(zhì)集成方案

來源：半導(dǎo)體封裝工程師之家

經(jīng)過多年發(fā)展，TSV 封裝技術(shù)的發(fā)展經(jīng)歷了從 TSV 簡單互連、2.5D TSV 轉(zhuǎn)接板、微凸點 3D 集成到 目前最為關(guān)注的無凸點 3D 集成。從應(yīng)用的角度看，已 進(jìn)入量產(chǎn)的基于 TSV 的封裝技術(shù)主要集中在高端可 編程器件、圖像處理器、存儲芯片以及傳感器芯片等 領(lǐng)域。 

1、 基于 TSV 及 RDL 互連的晶圓級封裝 ：

用 TSV 簡單互連代替引線鍵合，實現(xiàn)硅背面與正 面有源區(qū)或金屬布線之間的電氣導(dǎo)通，是 TSV 在批量 生產(chǎn)中的首次使用。其典型應(yīng)用包括圖像、指紋、濾波 器、加速度計在內(nèi)的傳感器的封裝，基于 TSV 的 MEMS 傳感器封裝結(jié)構(gòu)如圖 2 所示。使用 TSV 可減 小傳感器模塊的封裝尺寸，利于進(jìn)行晶圓級封裝，提 高生產(chǎn)效率并降低成本。近年來發(fā)展出的基于后通孔 TSV 的埋入硅基三維異質(zhì)集成技術(shù)，提供了 1 種低成 本、高性能的異質(zhì)集成方案。2016 年，華天科技有限公 司開發(fā)出硅基埋入扇出（eSiFO）技術(shù)，使用硅片作為 載體，將芯片置于在 12 英寸硅晶圓上制作的高精度凹 槽內(nèi)，重構(gòu)出 1 個晶圓；然后采用可光刻聚合物材料填 充芯片和晶圓之間的間隙，在芯片和硅片表面形成扇 出的鈍化平面；再通過光刻打開鈍化層開口，并采用 晶圓級工藝進(jìn)行布線和互連封裝。硅基埋入封裝具有 超小的封裝尺寸、工藝簡單、易于進(jìn)行系統(tǒng)封裝和高 密度三維集成等優(yōu)點。同時，可通過制備背面 RDL 和 Via-last TSV，實現(xiàn)異質(zhì)集成多芯片的三維堆疊封 裝。其基本工藝流程包括：將測試正常的芯片嵌入單 個 eSiFO 封裝體，然后分別在 eSiFO 封裝體的正面和 背面形成 RDL，再通過微凸點和 Via-last TSV 實現(xiàn)多 個獨立的 eSiFO 封裝體與嵌入式芯片之間的電信號 互連。eSiFO 技術(shù)可以將由不同設(shè)計公司、晶圓廠設(shè)計 制造的各種晶圓尺寸和特征尺寸的不同系統(tǒng)或不同 功能的芯片集成到 1 個芯片中，從而實現(xiàn)真正的不同 封裝體之間的三維異質(zhì)集成封裝。

2 、2.5D TSV 轉(zhuǎn)接板異質(zhì)集成 ：

2.5D TSV 轉(zhuǎn)接板技術(shù)是為解決有機基板布線密 度不足、信號延遲大、帶寬限制等問題而開發(fā)的帶有 TSV 垂直互連通孔和高密度金屬布線的新型基板技 術(shù)。通過帶有 TSV 垂直互連通孔的無源或有源載板，實現(xiàn)多個芯片間的高密度連接，再與有機基板互連以 提高系統(tǒng)集成密度，解決芯片管腳密度與有機基板引 出結(jié)構(gòu)無法兼容的問題。典型 2.5D TSV 轉(zhuǎn)接板異質(zhì) 集成結(jié)構(gòu)如圖 3所示，采用 TSV 及微凸點（包括可 控塌陷 C4 凸點和銅柱 C2 凸點）實現(xiàn)垂直互連，通過 高密度 RDL 實現(xiàn)水平互連，實現(xiàn)中央處理器（CPU）、 圖形處理器（GPU）、高帶寬內(nèi)存（HBM）等 Chiplet 的 異質(zhì)集成。

IMEC、Fraunhofer、Leti、IME、臺積電、聯(lián)電等半導(dǎo) 體頂尖研究機構(gòu)和企業(yè)均陸續(xù)推出各自的 2.5D TSV 轉(zhuǎn)接板異質(zhì)集成方案。其中，臺積電于 2011 年推出的 2.5D 封裝襯底上晶圓級芯片封裝（CoWoS）技術(shù)最具 代表性，并成功實現(xiàn)大規(guī)模量產(chǎn)。該技術(shù)通過芯片到 晶圓工藝將芯片連接至硅轉(zhuǎn)接板上，再把堆疊芯片與 基板連接，實現(xiàn)芯片－轉(zhuǎn)接板－基板的三維封裝結(jié) 構(gòu)。該技術(shù)采用前道工藝在轉(zhuǎn)接板上制作高密度的互 連線，通過轉(zhuǎn)接板完成多個芯片的互連，可以大幅提 高系統(tǒng)集成密度，降低封裝厚度。基于臺積電的 CoWoS 技術(shù)，Xilinx 推出“Virtex-7 2000T”產(chǎn)品，該產(chǎn) 品將 4 個采用 28 nm 工 藝的現(xiàn)場可編程 門 陣 列 （FPGA） 芯片通過 TSV 轉(zhuǎn)接板互連，實現(xiàn)了在單個 FPGA 模組里集成數(shù)個 FPGA 的功能，超越了摩爾定 律的限制[31]。此后推出的基于 CoWoS 技術(shù)的產(chǎn)品包括 華為海思 Hi616、英偉達(dá) TESLA 顯卡和 Fujistu A64FX 超級計算芯片等。針對高性能計算應(yīng)用，臺積電于 2020 年進(jìn)一步開發(fā)了集成深溝槽電容 （DTC）的 CoWoS 技術(shù)，其電容密度高達(dá) 300 nF/mm2 ，漏電流小 于 1 fA/μm2 ，該 CoWoS 具有更低的功耗和更好的數(shù) 據(jù)傳輸性能。到 2021 年，CoWoS 技術(shù)已經(jīng)發(fā)展至第 五代，轉(zhuǎn)接板面積可達(dá) 2 500 mm2 ，單個轉(zhuǎn)接板可集 成 8 個 HBM 和超過 3 個芯片級系統(tǒng)（SoC）/Chiplet 模 塊；同時集成 DTC 以增強電源完整性，并發(fā)展出相應(yīng) 的 5 層亞微米尺度的銅 RDL 互連技術(shù)。近年來，人工 智能、高性能計算等對超強算力的需求迅猛增長，大 力推動了 2.5D TSV 轉(zhuǎn)接板封裝技術(shù)的應(yīng)用。通過異 質(zhì)集成 CPU、GPU 和 HBM 獲得更高的帶寬密度，成 為提高算力的關(guān)鍵途徑。根據(jù)對 TOP500 超級計算機 系統(tǒng)的分析，2020 年基于 CoWoS 技術(shù)的總計算能力 占所有 TOP500 系統(tǒng)總計算能力的 50%以上。 

3、 基于 TSV 和微凸點的三維異質(zhì)集成 ：

3D 集成將芯片在垂直方向通過 TSV 和微凸點進(jìn) 行堆疊，可以實現(xiàn)高性能、低功耗、高寬帶、小形狀因 子等目的，充分發(fā)揮晶圓級堆疊和 TSV 技術(shù)互連線長 度短的優(yōu)勢。該技術(shù)早期主要應(yīng)用于動態(tài)隨機存取存 儲器（DRAM）、高帶寬內(nèi)存等。典型產(chǎn)品如 2014 年三 星基于 TSV 和微凸點互連量產(chǎn)的 64 GB DRAM，互連 TSV 尺寸為 7 μm×50 μm；與采用引線鍵合的內(nèi)存相 比，信號傳送速率提升一倍，而功耗減少一半。 

近年來，基于 TSV 和微凸點的三維集成技術(shù)不斷 拓展到邏輯芯片的三維堆疊集成。2019 年，英特爾推 出基于 TSV 和微凸點的新型 3D 集成技術(shù) Foveros，該 技術(shù)能夠?qū)崿F(xiàn)邏輯芯片的面對面堆疊，首次將芯片堆 疊從傳統(tǒng)的無源中介層和內(nèi)存等擴展到高性能邏輯 芯片，例如 CPU、GPU 和 AI 處理器等。10 nm 節(jié) 點工藝的計算芯片與 22 nm 節(jié)點工藝的有源芯片 3D Foveros 堆疊集成結(jié)構(gòu)如圖 4 所示。采用 Foveros 封 裝技術(shù)的英特爾 Lakefield 處理器于 2020 年投入市場。三星也于 2020 年發(fā)布了X-Cube 三維集成技術(shù)，利用 TSV 和微凸點技術(shù)將 HBM 芯片與邏輯芯片進(jìn)行堆 疊，在速度、功率、效率方面實現(xiàn)顯著飛躍。

4、 基于無凸點混合鍵合的三維異質(zhì)集成 ：

一直以來，3D 集成廣泛采用 Sn 基釬料微凸點和 TSV 實現(xiàn)高效的垂直互連。然而，當(dāng)間距減小到 20 μm 以內(nèi)，熱壓鍵合過程中的細(xì)微傾斜將使釬料變形擠出 而發(fā)生橋連短路。同時，液－固反應(yīng)形成的金屬間化合 物（IMC）將占據(jù)凸點的大部分體積,使之轉(zhuǎn)變?yōu)榇嘈?連接。并且，表面擴散及柯肯達(dá)爾孔洞等問題的影響 急劇增加，難以進(jìn)一步縮減互連間距，微凸點的微型 化遭遇前所未有的瓶頸?；?nbsp;Cu/ 絕緣層混合鍵合的無凸點 3D 集成可實現(xiàn)：

（1）剛性互連，避免出現(xiàn)橋 連問題；

（2） 與集成電路后道工序及 TSV 銅互連相兼 容，無需底充膠；

（3）芯片堆疊中多次熱壓工藝無影響 （銅的熔點為 1 083 ℃）；

（4） 無脆性相 IMC 形成；

（5） 優(yōu)異的電、熱、機械和抗電遷移性能。因此，無凸點 Cu/ 絕緣層混合鍵合在超細(xì)間距（小于 10 μm）芯片垂直互 連中的應(yīng)用具有無可比擬的優(yōu)勢。 

對于 Cu-Cu 直接鍵合及 Cu/ 絕緣層混合鍵合的 研究已持續(xù)了幾十年，然而由于當(dāng)時的市場需求有限 并且工藝難度過大，其一直未引起過多關(guān)注。直到 2015 年，索尼獲得 Ziptronix 公司的混合鍵合技術(shù)授 權(quán)，首次推出了基于無凸點混合鍵合的高性能圖像傳 感器產(chǎn)品。半導(dǎo)體業(yè)界逐漸意識到混合鍵合將成為 突破微凸點微型化瓶頸的有效途徑。此后英特爾、臺 積電、華為、長江存儲、IMEC、IME、Leti 等領(lǐng)先機構(gòu)和 企業(yè)陸續(xù)對混合鍵合技術(shù)進(jìn)行了深入研發(fā)。英特爾 推出了基于無凸點混合鍵合的 Foveros 三維集成技 術(shù)，但未披露過多細(xì)節(jié)。臺積電則較為詳細(xì)地公布了 其基于無凸點混合鍵合的三維異質(zhì)集成技術(shù)，將之稱 為集成片上系統(tǒng)（SoIC），其混合鍵合工藝溫度與無鉛焊料回流工藝溫度相當(dāng)。SoIC 集成采用超薄芯 片，以實現(xiàn)大深寬比和高密度的 TSV 互連。為此，臺積 電提出并優(yōu)化 2 條工藝路線：

（1）芯片－晶圓鍵合后再 背面露銅，首先將芯片面對面混合鍵合，隨后對芯片 背面減薄，背面露銅后沉積絕緣層和 Cu 盤，再次與另 一芯片 Cu-Cu 鍵合并重復(fù)以上工藝，實現(xiàn)芯片堆疊；

（2）背面露銅后再進(jìn)行芯片－芯片鍵合，首先將晶圓臨 時鍵合于玻璃載板并進(jìn)行背面減薄，背面露銅后沉積 絕緣層和 Cu 盤，晶圓與載板解鍵合后切割成單顆芯 片，單顆芯片再分別進(jìn)行 Cu-Cu 鍵合以實現(xiàn)芯片堆 疊?；诨旌湘I合的 SoIC 及其改進(jìn)版本 SoIC+ 可以 獲得超細(xì)間距和超高密度的互連。它比倒裝芯片技術(shù) 具有更好的電氣性能，插入損耗幾乎為零，遠(yuǎn)遠(yuǎn)小于 2D 并排倒裝芯片技術(shù)的插入損耗。與臺積電采用的傳 統(tǒng)微凸點 3D TSV 集成對比，無凸點 SoIC 集成的 12 層存儲器在垂直方向上的尺寸下降高達(dá) 64%，帶寬密 度則增加 28%，而能源消耗下降 19%。 

由此可見，無凸點 3D 集成技術(shù)可實現(xiàn)超高密度 的芯片垂直互連，繼續(xù)推動芯片向高性能、微型化和 低功耗方向發(fā)展。同時，以臺積電無凸點 3D 集成 SoIC 技術(shù)為例，SoIC 可與 CoWoS、集成扇出型封裝等技術(shù) 實現(xiàn)深度異質(zhì)集成整合，三維異質(zhì)集成方案如圖 5 所 示。原來需要放到 1 個片上系統(tǒng) SoC 芯片上實現(xiàn)的 方案，現(xiàn)在可以轉(zhuǎn)換成多個 Chiplet 來做。這些分解開 的 Chiplet 再通過集成 SoIC 實現(xiàn)靈活整合，其芯片產(chǎn) 品具有設(shè)計成本低、速度快、帶寬足和低功耗的優(yōu)勢。因此，基于無凸點混合鍵合的三維異質(zhì)集成技術(shù)若真 正實現(xiàn)量產(chǎn)，無疑是集成電路行業(yè)劃時代的革新技 術(shù)。然而，當(dāng)前該技術(shù)在設(shè)計規(guī)則、平整度、清潔度、材 料選擇和對準(zhǔn)等方面仍面臨諸多挑戰(zhàn)。

5、堆疊封裝PoP清洗

PoP堆疊芯片清洗：PoP堆疊芯片/Sip系統(tǒng)級封裝在mm級別間距進(jìn)行焊接，助焊劑作用后留下的活性劑等吸濕性物質(zhì)，較小的層間距如存有少量的吸濕性活性劑足以占據(jù)相對較大的芯片空間，影響芯片可靠性。要將有限的空間里將殘留物帶離清除，清洗劑需要具備較低的表面張力滲入層間芯片，達(dá)到將殘留帶離的目的。合明科技研發(fā)的清洗劑具有卓越的滲入能力，以確保芯片間殘留活性劑被徹底清除。

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